【芯视野】巨头主导Chiplet竞赛，中国厂商如何参与角逐？

集微网消息，异构集成的先进封装毫无疑问已经成为后摩尔时代推动半导体产业向前发展的最重要引擎之一。基于Chiplet（芯粒）的设计方法已被证明是非常适合于超大算力芯片的设计实现思路和工程实践方法，AMD、英特尔、AWS等行业领军企业均在其数据中心CPU上采用了Chiplet技术以实现量产，苹果最新的M1 Ultra设计也采用了Chiplet理念。在此背景下，今年3月2日，英特尔、AMD、Arm、高通、微软、谷歌、Meta、台积电、日月光、三星等十家行业巨头正式成立通用芯粒互连（Universal Chiplet Interconnect Express，UCIe）产业联盟，携手推动Chiplet接口规范的标准化。

一个月后，中国大陆首批加入UCIe联盟的半导体企业也陆续公布，包括芯原、超摩科技等。对于这场巨头的游戏，国内厂商应该作出何种反映？他们是否有机会以及如何参与Chiplet生态？

国内半导体厂商如何看待Chiplet和UCIe联盟？

Chiplet作为先进封装技术的重要应用，成为工艺缩微接近极限和制造成本高企之下的另一条实现性能升级的路径，在先进制程发展受限的情况下，被寄望为中国半导体产业突破口之一。

芯原正是国内最早开展Chiplet相关技术研发的企业之一。芯原股份创始人、董事长兼总裁戴伟民接受爱集微采访时指出，Chiplet有望解决摩尔定律难以为继；先进制程芯片设计成本、复杂度大幅提升；市场需求更加多样化、创新周期缩短和应用端对定制芯片的需求不断提升等四大产业发展难题。

对于国内半导体产业而言，Chiplet也为他们参与先进和前沿芯片技术带来了很多机遇。他指出，首先，芯片设计环节能够降低大规模芯片设计的门槛；其次，芯原这种拥有丰富IP和领先设计能力的企业可以更大地发挥自身的价值，将半导体IP授权业务升级为Chiplet业务，在将自身技术价值扩大的同时，还有效降低了芯片客户的设计成本，尤其可以帮助系统厂商、互联网厂商这类缺乏芯片设计经验和资源的企业，发展自己的芯片产品；最后，国内的芯片制造与封装厂可以扩大自己的业务范围，提升企业的价值，尤其是在高端先进工艺技术发展受阻的时候，还可以通过为高端芯片提供基于其他工艺节点的Chiplet来参与前沿技术的发展。

正是由于Chiplet采用了异构集成的先进封装技术，将不同工艺或者不同晶圆厂的裸芯片（die）连接起来，其中的一个重要挑战在于跨多个供应商、不同制程工艺的die之间的连接需要一个开放统一的标准，才能让尽量多的上下游企业参与进来，从而最终建立起整个Chiplet生态圈，这正是UCIe联盟得以诞生的初衷。

另一家已积极投身Chiplet生态的企业——芯动科技技术总监高专指出，不论从国内还是国际来说，UCIe的发布意味着Chiplet向更多应用场景迈出了一大步。延续摩尔定律的思路和方向，Chiplet在性能、功耗、体积和自由度上有独特的优势，但是同时也有很多障碍，比如成本高、互连缺乏标准、测试和良率问题等等。

“目前很多大型芯片公司都有基于Chiplet的产品问世，但是绝大部分的互联标准是自己定义的私有协议，也就是最多只能自家产品互连，不同厂家的Chiplet芯粒是不能通信和组合的。”高专表示，就像USB接口，如果都是私有协议，各个厂家的USB主机接口和各种USB设备除了自家产品外都互不兼容，会极大的限制USB的使用场景。Chiplet也是类似，理论上统一了Chiplet接口标准，大家的Chiplet都可以互连，这会让大量的芯片公司参入进来，做出各种功能的Chiplet小芯片，芯片集成商可以根据功能和应用需求来对Chiplet芯粒进行自由组合，将促进整个Chiplet生态的开放和繁荣。所以从Chiplet发展主要瓶颈来看，UCIe标准非常有意义。

“UCIe建立的是开放统一的die-to-die间互联标准，提供高带宽、低延迟、高功率和高效能的芯片封装连接，从而实现了对不同来源的裸芯片进行封装的能力，开启了Chiplet全面商业化的进程。”芯和半导体市场部负责人表示。

不过，UCIe公布的十家初始会员中未见大陆企业的身影，在当前全球地缘政治冲突背景下引发了一些担忧，将来是否会成为大陆另一个“卡脖子”的领域？

对此戴伟民表示，UCIe联盟刚刚成立正在壮大中，原则上是免费开放的，并未对大陆厂商关上窗户。事实上，芯原在UCIe规范制定的早期就已参与讨论，一些大陆的产业链也正积极参与其中，如今随着芯原、超摩科技等厂商陆续公布已加盟UCIe，相信还会有新成员逐渐公开。“我们应该拥抱UCIe这种具有国际影响力的开放性的标准。”他认为，“国内芯片不会也不应该只与国内的芯片互连，一个开放的协议，参与者越多越利于生态发展。”

高专也认同这一观点，他强调，一个标准能不能成功，能不能被大家认可和普遍使用，取决于它是否切合应用场景，是否能解决痛点，是否能被大家认可。而UCIe被广泛关注，很大程度上是因为它是多家大公司联合发布，而且就目前来看，UCIe规范在软件协议层还有物理层都比较切合Chiplet的应用场景。

作为国内半导体产业的重要参与者，EDA与半导体IP巨头新思科技尽管并未出现在UCIe联盟的首批名单中，但新思科技中国区副总经理朱勇强调，公司一直非常支持行业内的各种新的协议和规范，以推动芯片性能的进一步提升。“UCIe的十位初始会员可以说都是新思科技的客户，因此在相关规范的制定过程中与他们均有不同程度的直接讨论。”他指出，“在摩尔定律接近物理和成本的极限、SoC单芯片的PPA提升遇到瓶颈的情况下，使用2.5D/3D的封装形式来提升集成度、使用Chiplet技术来提高良率降低成本、通过更近的间距提升逻辑计算芯片和存储单元间的I/O密度和通信带宽，可以在系统级别获得额外的PPA提升已成为行业共识。为了让不同的供应商开发的Multi-Die SoC实现互操作，实现更高效的互连互通，UCIe联盟的成立可以说是大势所趋。”

不过朱勇也表示，当前阶段UCIe联盟也刚刚发布UCIe 1.0规范，尚不能判断能够对Chiplet生态的发展起到多大的促进作用，现在就断言它能够发展成为多大的一个生态联盟也为时尚早。

例如根据联盟发布的白皮书，UCIe主要由D2D（die-to-die）适配层、物理层（含封装）组成，但是在热管理、低功耗设计等方面的问题并未涉及。UCIe 1.0规范中选择了成熟的PCIe (PCI Express)和CXL (Compute Express Link )互连总线标准，主要是针对协议层。

图片来源：UCIe白皮书

朱勇进一步指出，要使Chiplet做到通用化，UCIe不仅需要定义协议层，还需要定义物理层的标准，然而物理层的标准没有那么容易完全统一，包括各家晶圆制造商所采用的工艺不同，技术路线不同，相应的物理层的堆栈也是不一样的。目前UCIe在物理层上仅仅定义了一个范围，业内要实现完全的互连互通其实没有那么容易。“某种意义上来说，UCIe仅仅定义了一个很宏伟的目标。”他认为，“对国内厂商而言，应该对其保持一个欢迎的态度，如果将来标准能够普及开来，对国内的厂商更快地推出自己的Chiplet产品也是有益的。”

Chiplet适用哪些领域？谁先迈出第一步？

尽管优势突出，但要Chiplet能够实现商业化实施也需要一个好的商业模式。Omdia数据预测，Chiplet市场规模到2024年将达到58亿美元，2035年则将超过570亿美元。在这个预测即将起飞的市场中，仍然仅有少数几家行业巨头的高性能CPU/GPU等产品有能力使用Chiplet，未来该技术的应用前景又将出现在哪些领域？

芯和半导体市场部负责人认为，相较之下AI人工智能、HPC高性能计算对于芯片的设计规模要求最高，这两个领域对于Chiplet技术的尝试会更加迫切，这也解释了在UCIe联盟中英特尔、AMD、Arm这些芯片厂商都是首批参与者。

“大家可以看见，无论是英特尔在ISSCC 2022呈现的Ponte Vecchio处理器，还是不久前苹果发布的M1 Ultra芯片，都使用了Chiplet技术，而且AMD的Chiplet CPU也被证明是非常成功的产品。”高专认为，“从国内企业来说，做高性能CPU、GPU和大型AI芯片的公司，将会是首先使用Chiplet技术的企业。”

戴伟民进一步总结和预测了Chiplet的主要应用前景，他认为平板电脑应用处理器，自动驾驶域处理器，数据中心应用处理器将会是Chiplet率先落地的应用领域。“平板电脑处理器需要集成各种不同功能的异构处理IP，自动驾驶域处理器需要高可靠性并能够迅速迭代，数据中心处理器也用集成多种通用的高性能计算模块。”他指出，“特别是自动驾驶应用，Chiplet的设计方法学可以大幅提升汽车芯片的迭代效率，降低单颗芯片失效可能带来的安全隐患，并且不需要每次迭代升级都重新设计一颗大芯片、重新走车规认证，因此提升了汽车芯片上市时间和可靠性。”

图片来源：芯原

他还指出，并不是所有芯片都适合使用Chiplet，不要为了拆分而拆分；不少情况下单颗集成的系统芯片, 如基于FD-SOI工艺集成射频无线连接功能的物联网系统芯片，会更有价值。如果像苹果M1 Ultra一样所有裸芯都是采用前沿工艺的大芯片“切分”，事实上对其他厂商没有借鉴意义。“苹果M1 Ultra可以说并不是一个design-for-Chiplet的概念，对于大多数通用平台而言，应该是不同IP模块基于5nm到22nm范畴内不同工艺制程的产品架构规划，通过如积木一般的‘拼搭’实现媲美整颗芯片都采用先进制程的性能，也就是说，不需要每个模块都使用先进制程。”

更为重要的是，在没有经验可遵循的眼下，Chiplet供应商和终端应用客户都在观望，谁先迈出第一步，这是一个先有鸡还是先有蛋的问题。“我们作为IP供应商、设计服务商的考虑是，Chiplet的一次性工程（NRE）费用应该由谁承担；终端应用客户的顾虑是，Chiplet产品未被验证过，可靠性和性价比如何？是否有足够的IP模块可以使用？”戴伟民表示，“在这种互相观望的情况下，Chiplet上游不能确定应用场景，也就对芯片定义无从下手。”

不过他也透露，目前大陆地区基于先进制程的芯片项目已经非常多，芯原正在与有意向使用Chiplet的企业积极沟通，并尝试探索向潜在客户“众筹”Chiplet的方案，有望尽快打破僵局。而且如果UCIe的规范能在行业巨头的带动下迅速推广开来，那国内的项目立马就能跟进。

朱勇补充说，国内很多明星初创企业的大芯片项目，都会采用Chiplet技术，包括GPU、AI芯片以及自动驾驶大芯片，都没法绕开Chiplet而仅依赖制造工艺提升性能，一方面是成本太高，另一方面是良率也不会太好。

国内厂商如何参与Chiplet生态？

Chiplet俨然已经成为当今大厂主导的新竞赛，国内厂商可以从哪些角度切入这个生态系统？目前已经有一些厂商做出了积极的部署。

作为中国大陆排名第一的半导体IP供应商，芯原拥有图形处理器IP、神经网络处理器IP、视频处理器IP、数字信号处理器IP、图像信号处理器IP和显示处理器IP等六大类处理器IP核，并具备领先的芯片设计能力，近年来一直致力于Chiplet技术和产业的推进，并提出了IP芯片化（IP as a Chiplet，IaaC）和芯片平台化（Chiplet as a Platform）两大设计理念。

戴伟民解释，IP芯片化旨在以Chiplet实现特殊功能IP的“即插即用”，解决5nm及以下先进工艺中性能与成本的平衡，并降低较大规模芯片的设计时间和风险，在这一设计理念下的芯片产品中的ISP、NPU、VPU、GPU和CPU等各个计算单元与片上缓存、接口等将基于不同的工艺制程。芯片平台化则通过添加或删除Chiplet来创建具有不同功能集的不同芯片产品，基于该理念芯原在去年采用Chiplet架构设计推出了一个高端应用处理器平台，从定义到流片仅用了12个月，工程样片在回片当天即被顺利点亮，并在样机中顺利运行了Linux/Chrome操作系统、YouTube、安卓游戏等应用。目前该产品12nm SoC版本正在自动驾驶域控制器上开展验证工作，并正在进行Chiplet版本的迭代。“这些年芯原在Chiplet项目上所作出的努力，不仅促进了Chiplet的产业化，而且把芯原的半导体IP授权业务和一站式芯片定制服务业务推上新的高度。芯原有可能是全球第一批面向客户推出Chiplet商用产品的企业。”

另一家IP/芯片定制一站式供应商芯动科技认为，Chiplet在高性能大算力新品领域成为主流的可能性非常大，尤其对当前突破AI和CPU/GPU等大型计算芯片的算力瓶颈具有重要战略意义，也是解决我国高质量发展进程中晶圆工艺“卡脖子”难题的关键技术之一。该公司也在2020年率先推出中国自主标准的Innolink Chiplet技术，在其去年发布的首款国产高性能4K级显卡GPU芯片“风华1号”首次成功实施了该技术，通过将两颗GPU联接，实现了性能翻倍。

高专表示，芯动科技在Chiplet互联技术领域耕耘多年，目前已推出Innolink A/B/C三种Chiplet互联技术，并在产品中得到使用，支持了高性能CPU/GPU/NPU芯片的异构实现。“更重要的是，Innolink Chiplet在设计过程中早就考虑到了跨兼容性的问题，有着足够的通用性。虽然大部分大型芯片公司的互连标准都是自己定义的私有协议，但是芯动早期已经与众多合作厂商进行了合作和授权，建立了一套既能兼容并包，又能在专业领域进行特别效率优化的协议标准。”他强调，“受益于其通用性和灵活定制，已获得了大量的商业验证，除了我们自己在用，还赋能了多个客户规模量产，而我们在多个工艺节点都有布局，能够给客户提供一站式定制。”

图片来源：芯动科技

值得一提的是，在2020年9月，芯动科技就曾作为发起单位，与中国科学院姚期智院士一起启动了中国Chiplet产业联盟，就是为了加强国产Chiplet技术标准的应用和推广，以及跟国际标准之间的兼容。

“我们注意到，UCIe规范中有标准封装和先进封装两种规格，并且这两种规格同芯动科技的Innolink B和C在思路和技术架构非常类似，都是针对标准封装和先进封装单独定义IO接口，都是单端信号，都是forward clock。基于Innolink B/C，芯动科技会迅速推出兼容UCIe两种规格的IP产品，赋能国内外芯片设计公司，帮助合作的芯片公司快速推出兼容UCIe标准的Chiplet产品。”高专解释。

需要注意的是，EDA设计工具对Chiplet的发展也起到了基石的作用。在这方面，国产EDA领军企业芯和半导体在去年8月底与新思科技联合发布了“3DIC先进封装设计分析全流程”EDA平台，其中的Metis是一款应用于裸芯片、3DIC、Chiplet及先进封装联合仿真的EDA仿真平台，可以与3DIC Compiler设计环境无缝集成，形成业界独一无二的3DIC设计、仿真、验证解决方案。

芯和半导体市场部负责人表示，该仿真平台允许用户跳过传统建模工具的繁琐配置，并通过考虑关键区域的整个物理环境来快速精准地实现仿真设计的优化；Metis内嵌的三维全波高精度电磁仿真引擎MoM Solver可以涵盖DC-THz的仿真频率，完全满足异构集成中高速高频等应用的精度要求，并可以完美支持纳米到厘米级别的跨尺度仿真；同时该仿真平台还集成芯和独创的Absorbing Fence，Magnetic Current和Mesh Tunneling等核心技术，可以在保证精度的前提下，实现超大规模异构封装的仿真需求。

不得不承认的是，国内很多公司仍然依赖于新思科技、Arm等公司的“保姆式”服务，尤其在Chiplet领域积累十分薄弱。朱勇指出，即使一些设计公司可能拥有开发自己的Chiplet和IP的资源，但即使是较大的公司也负担不起内部开发所有IP的费用，他们可能希望采购第三方IP以节省时间和成本。在当前的Die-to-Die接口标准中主要包括AIB、OpenHBI、BoW等，其中OpenHBI能提供最高边缘密度的标准，非常适用于必须在两个Chiplet之间传输极高带宽的应用。它可达到每引脚8Gbps的速度，在最大数据速率下可以达到3mm的最大互连长度并实现小于或等于0.5pJ/bit的功耗目标。

在这方面，新思科技可提供一系列Die-to-Die IP，包括高带宽互联 (HBI) 和基于SerDes的PHY和控制器等等，DesignWare® HBI PHY IP支持多种标准，包括AIB、BoW和OpenHBI。该IP实现了一个宽并行和时钟转发的PHY接口，以先进的2.5D封装为目标，以利用基于内插器的技术中更精细的芯片到芯片连接。另一方面，新思科技的3DIC Compiler，为Chiplet的集成提供了统一的平台，为3D可视化、路径、探索、设计、实现、验证及签核提供了一体化的超高收敛性环境，能够将系统级信号、功耗和散热分析集成到同一套紧密结合的解决方案中。

朱勇强调，国内半导体产业链积极参与到Chiplet生态中，不仅可以提升原有主营业务，同时也能通过提升技术实力而提供更多的增殖服务。“例如IP公司能够在传统的软IP、接口IP等基础上，提供硬的、die级别的IP；封装厂可以从传统的基板层面的PCB封装，切入到硅片级别的封装；芯片公司也能受益于模块化而更快更好地推出应用级的芯片。”他指出，“但是，对于设计公司而言，就需要具备更复杂的大芯片系统架构规划和设计能力，从更高维度，系统地来分析、设计和测试的能力。这也需要新思科技等EDA公司来提供强有力的定义完整的设计流程以及研制配套的设计辅助工具，以帮助他们提升生产效率。”

结语

在更多国内厂商加入到UCIe联盟的同时，我们也看到国内正紧锣密鼓地部署自己的Chiplet产业规范。在靴子未落地之前，谁也无法断言产业是否应该各自为战，但毋庸置疑的是，一个更开放、广泛的标准更利于产业生态的良性发展。

Chiplet仍然面临设计和集成、生态系统复杂性、制造/测试和产量，资质和可靠性、标准等诸多难题，对国内半导体产业链而言，唯有不断增强在高性能计算芯片领域的实力，通力合作，拿出一流的Chiplet产品。当我们芯片产品和芯片生态足够强大了，参与规范制定，甚至制定出更有竞争力的Chiplet标准都是有可能的。

（校对/Mike）