2025年12月6日至10日，第71届国际电子器件大会（IEDM 2025）在美国旧金山举行。在本届IEDM上，北京大学集成电路学院共有20篇高水平学术论文入选，研究成果覆盖了先进逻辑和存储技术及其关键问题、新型信息器件及其应用、低维集成电路材料及器件、功率器件等多个领域。按照论文第一作者单位统计，北京大学以21篇论文成为本届IEDM大会国际上录用论文最多的单位（欧洲微电子研究中心IMEC位列第二位）。北京大学已连续5年成为全球IEDM录用论文最多的高校，连续19年在IEDM大会上发表论文。相关内容简介如下：
一、先进逻辑和存储技术及其关键问题
1、高性能高密度垂直围栅GAA器件
晶体管水平微缩已逼近物理极限，垂直围栅器件（VFET）凭借低寄生电容、高集成密度等优势，成为亚1nm节点高能效计算（EEC）领域核心候选技术，但长期受限于互连布线、扩展性及电流驱动能力三大瓶颈。继VLSI 2025提出开创性的双面VFET（DSVFET）之后，北京大学集成电路学院吴恒研究员-黄如教授团队发布了一系列进展，破解VFET演进难题。团队首次提出了VFET的双侧全局信号布线方法，通过网表翻转技术实现晶圆正反面灵活布线，使得RISCV核，在相同频率下功耗降低15%、在相同功耗下频率提升 16%；在扩展性方面，通过缩减垂直纳米片间距至12nm，实现模块级24%面积缩减与14%能效乘积（EDP）降低，创新提出的Flip VFET背靠背堆叠架构，更将标准单元面积再减33%；为提升驱动能力，还首次实验验证Omega纳米片结构，在无面积损耗前提下，使有效栅宽（Weff）提升37.5%，器件频率增益达6%。此次研究从互连优化、极致微缩、性能增强三大维度，构建了完整的VFET技术演进路线。该工作以“Extending Vertical FET for Advanced Logic Scaling with Architecture Innovations: Dual-sided Global Signal, Flip VFET and Omega Nanosheet”为题发表，硕士生徐子乔、博士后褚衍邦为共同第一作者，吴恒研究员为通讯作者。
2、面向先进节点的高密度高可靠阻变存储器
智能时代的来临，对高密度与高可靠性的嵌入式非易失存储器（eNVM）提出了迫切需求。阻变存储器（RRAM）凭借高速、低成本与逻辑工艺兼容性，被视为下一代eNVM的重要候选技术。然而，RRAM嵌入先进逻辑工艺长期面临“密度-可靠性”两难：RRAM写入所需的电压/电流与单元中选通晶体管的驱动能力存在失配，若仅依靠盲目缩小晶体管尺寸来提升密度，往往会引入晶体管过驱应力和RRAM可靠性下降等问题。针对这一关键挑战，北京大学集成电路学院蔡一茂教授-黄如教授课题组联合燕芯微电子有限公司，基于自主可控CMOS先进工艺产线提出并验证了面向先进逻辑工艺的混合驱动（HYDRV）RRAM存储阵列。利用单元内寄生双极型晶体管（BJT）在复位（RESET）阶段提供额外电流通路以增强驱动能力，从而支持存储单元微缩。同时引入自对准深沟槽隔离（DTI）工艺进一步提升存储密度。通过器件-阵列-工艺协同优化，这一创新技术实现了28nm与FinFET节点的存储密度纪录，分别达到36.76 Mb/mm²与47.62 Mb/mm²。该方案在保持高密度的同时实现了优异的可靠性，耐久特性超过105次，保持特性可达125°C十年，抗读干扰测试累计60亿次操作未退化。12英寸晶圆级测试验证表明，HYDRV结合自对准隔离的路线为先进CMOS技术中高密度、高可靠eNVM提供了可扩展的工程化路径。该工作以“High-Density RRAM for Advanced Logic Process: A Hybrid-Driven Cell with Self-Aligned Isolation Scalable to FinFET Technology”为题发表，博士生孙经纬为第一作者，王宗巍研究员与蔡一茂教授为通讯作者。
3、铪基铁电存储印记效应原理
铪基铁电材料具有CMOS工艺兼容好、能耗低、擦写速度快等优势而被视为新一代非易失性存储介质，但仍存在多个可靠性问题而难以大规模应用；其中，印记效应至为关键，会导致铁电电容所需的操作电压漂移，造成读出窗口减少、甚至读取错误。北京大学集成电路学院王润声教授团队与北航曾琅教授以及中科院半导体所邓惠雄研究员、刘岳阳研究员等合作，在印记效应的物理起源研究方面取得重要进展。一方面，提出了一种可用于不同类型铁电畴解耦的实验表征方法，为定量研究不同条件下的印记行为提供了坚实基础；另一方面，首次发现了AC工作条件下的印记增强效应、印记诱导电流峰分裂等现象，揭示了铁电畴翻转行为和印记效应的联系。进一步地，结合第一性原理计算结果，阐明了印记和去印记效应的微观物理过程，并建立了统一的数值仿真模型框架，可复现多种实验现象，为深入理解印记效应、开展针对性的工艺优化提供了重要依据。该工作以“New Insights into the Imprint Effects in Hf-based Ferroelectric Capacitors: Intrinsic Imprint, Universal De-Imprint, AC Enhanced Imprint, and Unified Modeling of Defect Dynamics”为题发表，博士生李昊、北航硕士生孙柯颖和中科院博士后张陈为共同第一作者，王润声教授、北航曾琅教授与中科院半导体所邓惠雄研究员为通讯作者。
4、先进工艺节点互连层三维导热系数分布的高精度测量
在人工智能驱动下，算力需求持续攀升，而散热问题日益成为制约先进逻辑芯片可靠性与稳定性的关键瓶颈，特别是下一代三维堆叠芯片。与此同时，随着先进逻辑芯片集成密度的进一步提高，互连结构的层数不断增加且结构日渐复杂，已演变为阻碍芯片热量向衬底扩散的重要热阻来源。然而，现有针对互连层热物性的研究普遍空间分辨率有限，且忽略界面热阻在整体热输运中的关键作用。针对上述问题，北京大学集成电路学院程哲研究员-黄如教授团队通过先进的样品制备工艺与高分辨热表征方法，首次实现了对一系列先进制程节点芯片（28 nm–3 nm）互连层导热系数的逐层高精度测量，并进一步结合热扫描技术，获得了互连层内导热系数的空间分布信息。研究结果表明，不同制程节点中各互连层的有效导热系数均处于约 1 W/m-K 的量级，显著低于铜的本征导热系数（约 400 W/m-K）。结合结构表征与复合材料等效导热模型的系统分析发现，铜/介质界面热阻在互连层热输运中占据主导地位，其界面热阻值约为 60–80 m2-K/GW。基于这一认识，并面向超微缩三维堆叠晶体管结构，本研究进一步通过有限元热仿真提出，可引入高导热介质键合层（如氮化铝）以及高导热均热结构（如金刚石），并配合高对流换热系数的散热方案，从而在新型架构下实现与传统器件相当的温升水平。该工作以“First Demonstration of Three-Dimensional Thermal Conductivity Distribution Measurements of Interconnect Stacks Down to 3nm Process Nodes”为题发表，博士生黄子丰和何宜芸为共同第一作者，程哲研究员为通讯作者。
二、新型信息器件及其应用
（一）新型铁电器件及其应用
1、面向长文本大语言模型推理的新型铁电KV缓存技术
基于Transformer架构的大语言模型（LLM）在自然语言处理任务中取得了显著成功，但是随着上下文序列长度不断增加，KV缓存的存储和注意力计算的延时逐渐成为推理瓶颈问题。针对上述问题，北京大学集成电路学院黄芊芊教授-黄如教授团队通过器件-架构-算法协同优化，首次提出并实验演示了一种基于三维垂直结构1T-nC-1T FeRAM的KV缓存，显著提升了长文本LLM推理的性能与能效。利用长文本LLM中注意力机制的高稀疏性以及输入依赖性，提出支持动态剪枝算法的混合CIM架构用于稀疏KV缓存工作负载；进一步提出三维垂直1T-nC-1T FeRAM器件结构实现混合CIM，利用铁电小信号电容的非破坏性读出模式构建高效的模拟CIM，利用铁电极化的破坏性读出模式构建精确的数字CIM，并通过优化数据映射与计算方案，有效提升了计算吞吐、避免了写串扰问题。实验制备了3×32×32三维铁电电容阵列，具有优异的存储特性，并且在保证推理精度的前提下，实现了注意力计算6倍的性能提升和315倍的能效提升，展现了其在边端高效大模型推理硬件加速的巨大潜力。该工作以“First Experimental Demonstration of Disturb-Free 3D Vertical 1T-nC-1T Ferroelectric-based KV Cache with Co-Optimization of Hybrid Analog-Digital CIM and Token-Wise Dynamic Pruning for Efficient Long-Context LLM Inference”为题发表，博士生徐伟凯和博士生罗丹云为共同第一作者，黄如教授和黄芊芊教授为共同通讯作者。该论文获得2025 IEDM Best Student Paper Award提名。
2、高吞吐高准确度铁电模拟存内计算技术
边端部署的大模型受到了广泛关注，而模拟存内计算（ACiM）以其高并行度与高能效的优势，可以加速矩阵向量乘法，从而突破大模型推理的内存墙瓶颈。然而，现有ACiM方案面临计算精度与计算吞吐量相互权衡的核心挑战。针对上述问题，北京大学集成电路学院唐克超研究员-黄如教授团队提出并展示了一种基于铁电场效应晶体管（FeFET）的多比特ACiM宏，该工作通过器件-阵列-系统协同优化，有效解决吞吐量与精度之间相互权衡的挑战。首先在器件级通过将FeFET与晶体管串联实现低电流涨落，并提出漏端输入计算方法提高计算吞吐量；在阵列层级采用NOR-V拓扑结构并结合双向连续编程多值策略，抑制了阵列的写入串扰，提高计算准确率；在系统层级提出了深度涨落感知训练方法，有效提升了ACiM在高吞吐量下的推理精度。该工作的FeFET ACiM宏具有国际领先的性能指标，经过器件实测和系统仿真，其吞吐量达到3.824 TOPS，同时推理精度达到93.82%。该工作以“A BEOL FeFET based Multi-bit ACiM Macro with High Accuracy and Throughput via Device-Array-System Co-Optimization for Edge LM”为题发表，博士生朱润腾和宁致远为共同第一作者，唐克超研究员为通讯作者。该工作入选2025 IEDM会议技术亮点文章。
3、基于铁电差分忆容器的稀疏增量存算一体大模型系统
大语言模型（LLM）的边缘部署亟需高密度存储与高并行计算。基于三维堆叠忆容器的存算一体（CIM）架构，因能克服传统电阻型CIM的热耗散等问题，成为边缘LLM部署的潜力方案。然而，现有两端结构忆容器受限于本征物理机制，电容存储开关比低，导致系统信噪比下降、计算并行度不足。此外，现有绝对特征值输入策略伴随着冗余动态功耗，严重制约系统能效。针对上述挑战，北京大学集成电路学院黄芊芊教授-黄如教授团队首次提出并实验实现了一种基于铁电差分忆容器（FS-Cap）阵列的稀疏增量存算一体（Δ-CIM）系统，通过器件-系统协同优化，为边缘LLM部署提供了创新解决方案。在器件层面，提出了新型三端FS-Cap，通过非对称掺杂实现双端电荷分流，并利用铁电辅助的栅极注入存储机制调控分流方向，从而以单器件实现了多值差分电容存储，有效突破传统两端忆容器在电容窗口和信噪比方面的局限。在系统层面，提出了时域增量输入编码策略，实现了自适应稀疏的电荷域计算。由此构建的铁电差分Δ-CIM系统，可同时支持有符号乘积累加与内容寻址存储，具备高信噪比与高并行度，显著提升了LLM中注意力机制与键值搜索的计算能效。该工作以“A Novel Ferroelectric Charge-Steering Memcapacitor Array based Δ-CIM with Enhanced Parallelism and Self-Adaptive Sparsity for Edge LLMs”为题发表，博士后罗金和博士生徐劭迪为共同一作，黄如教授、黄芊芊教授及博士后罗金为共同通讯作者。
（二）新型阻变器件及其应用
1、新型单片三维集成DRAM-RRAM可重构掩码存算一体系统
多任务学习技术可基于单一网络实现多种智能识别任务，具有泛化能力高、资源消耗低等优势。多任务神经网络通过动态掩膜矩阵-向量乘法（M2VM）算子实现任务间的知识迁移和协同增益，在具身智能等多模态信息处理场景中应用广泛。然而，现有存内计算技术在加速多任务神经网络时面临耐久性和保持特性的折中挑战，难以同时满足动态掩膜对存储器的耐久性要求以及静态权重对存储器的保持时间要求。针对上述挑战，北京大学集成电路学院王宗巍研究员-蔡一茂教授课题组联合北京邮电大学鲍霖副研究员团队及燕芯微电子有限公司提出了一种融合无电容动态随机存储器与阻变存储器的异构存算一体技术。通过单片三维集成实现了新型氧化物晶体管与硅基CMOS晶体管与阻变存储器（RRAM）的2T0C-1R异构存算单元，可实现超过2700秒的动态掩膜保持时间与超过5-bit的静态权重存储。异构存算阵列在视觉、听觉、触觉多模态任务中平均识别精度可达93.6%，与传统存内计算阵列相比能效提升32倍，延迟降低30倍。该工作以“Hybrid Integration of IAZO/Si-based 2T0C DRAM with RRAM on CMOS Platform Enabling Bit-reconfigurable Mask for Multitask In-memory Computing”为题发表，鲍霖博士和博士生赵佳琪为共同第一作者，王宗巍研究员与蔡一茂教授为共同通讯作者。
2、面向具身自主学习的RRAM存算一体SoC级加速器芯片
具身自监督学习（Embodied Self-Supervised Learning, E-SSL）技术使智能体无需人工标注即可自主适应不断变化的环境，这是实现高实时性、边缘自主化智能的关键要求。为此，北京大学集成电路学院杨玉超教授团队研制一款基于阻变存储器（RRAM）的“学习感知型”存算一体SoC级智能芯片，该芯片通过电路与架构创新，攻克了RRAM器件在在线学习场景下的编程速度慢、弛豫效应严重及耐久性有限等关键技术瓶颈，为边缘端具身智能系统的实时演进提供了高效硬件解决方案。该芯片提出了两项核心创新技术：1、结合了自终止粗调编程（STCP）和低压精细编程（LVFP），实现了快速、高精度的电导调节，并显著抑制了器件的弛豫效应。2、神经优化梯度感知编程调度器（NoGAPS）：利用片上磨损均衡和自适应编程配置策略，根据权重更新频率动态调整编程参数，平衡了系统速度、精度与耐久性。测试结果表明，该芯片在编程速度上实现了10.2倍的提升，并将系统寿命延长了11.7倍。团队将该芯片部署于四足机器人平台，构建了基于E-SSL的地形可通行性估计系统。实验显示，在动态环境适应任务中，该系统相比GPU基准实现了347倍的能效提升和8.7倍的延迟降低，成功展示了在边缘端进行低功耗、鲁棒的实时在线学习能力。该工作以“An 8Mb Learning-Aware RRAM Compute-in-Memory Accelerator for Embodied Self-Supervised Learning”为题发表，博士后闫龙皞和博士生詹喆为共同第一作者，杨玉超教授为通讯作者。该工作入选2025 IEDM会议技术亮点文章。
3、面向安全点云处理的逐位异或密态存算一体加速器
随着自动驾驶等领域的发展，点云神经网络已广泛应用于三维感知。然而，端侧部署中点云数据体量大、结构敏感，使推理过程面临数据泄露、模型窃取及对抗样本攻击等安全风险。传统软件加密或“先解密后推理”的硬件方案延迟和能耗开销较大，难以兼顾实时性与安全性。针对上述问题，北京大学集成电路学院王宗巍研究员-蔡一茂教授团队联合燕芯微电子有限公司提出并研制出一种面向安全点云处理的RRAM存算一体加速器，针对面向点云的高安全、高能效通用RRAM存算一体架构进行了深度优化。在算法层面，提出基于感知友好的高斯混合加密方法和权重异或保护方案的混合加密方法，实现点云数据与网络权重的双重保护。在硬件层面，提出基于RRAM阵列的逐位XOR权重加密与原位密态存算方法，在单周期内完成存内解密与乘加运算，避免密钥和明文权重的数据移动与暴露风险；提出基于RRAM多值特性的按位权重映射方案，兼容二进制补码运算并显著降低外围电路开销；进一步利用交叉阵列拓扑实现基于转置矩阵的原位解密，通过逐点级流水线优化实现加密、计算与解密的统一部署。相较于传统数字计算方案，实现了1.71倍的速度提升和267倍的能效提升，为端侧三维感知系统提供兼顾安全性、可扩展性与高能效的新技术路径。该工作以“First Demonstration of In-MVM XOR-Decryption based on 40nm RRAM Chip for Secure Point Cloud Processing”为题发表，博士生高一为第一作者，王宗巍研究员为通讯作者。
（三）新型相变器件及其应用
1、面向多模态模型的PCM存算一体SoC级处理器芯片
随着人工智能向通用人工智能（AGI）演进，融合图像、文本等多种数据源的多模态模型成为研究热点。然而，在资源受限的边缘设备上部署这些模型面临着巨大的算法与硬件挑战。北京大学集成电路学院杨玉超教授团队联合中科院上海微系统所宋志棠研究员团队，研制了一款基于40nm工艺的9Mb 64核相变存储器（PCM）存算一体SoC级处理器。针对传统电阻漂移模型难以精准预测随机电导分布和多模态融合计算复杂等问题，杨玉超教授课题组通过软硬件协同设计，实现了以下关键技术创新：1、基于机器学习的智能预测编程方法，针对PCM非晶态的结构弛豫特性，课题组提出了一种利用机器学习模型反向预测写入范围的智能编程方案。该方法根据漂移后的随机电导分布反向精准预测漂移前的电导写入范围，相比传统经验漂移模型，写入精度提升了26.3%。这一创新实现了对器件电导分布的灵活、高精度控制；2、利用PCM随机特性实现正激励（Positive-Incentive）分布，课题组创造性地利用PCM器件固有的随机电导特性来模拟“正激励噪声”（PI-noise）。通过将模拟电导用于编码层、随机电导用于正激励层，该芯片在硬件层高效实现了正激励分布，有效降低了任务熵，增强了图像与文本的语义融合能力，显著提升了模型在边缘端的泛化性能。该工作以“Efficient Multimodal Fusion with Intelligent Predictive Programming Based on 64-Core PCM Compute-in-Memory Processor”为题发表，博士后闫龙皞和硕士生郑子彤为共同第一作者，宋志棠研究员和杨玉超教授为通讯作者。
2、面向边缘具身智能应用的模拟/数字混合精度PCM存算一体芯片
具身智能对计算系统在实时性、能效和可靠性方面提出了极高要求，尤其是在边缘端同时运行多种感知与决策模型时，传统冯诺依曼架构由于存储与计算分离，在功耗、带宽和延迟方面面临严重瓶颈。为此，北京大学集成电路学院杨玉超教授团队联合中科院上海微系统所宋志棠研究员团队，提出了一种基于40nm融合模拟/数字双模相变存储器（PCM）存算一体芯片的混合精度计算系统，面向具身智能应用实现了高能效、强鲁棒性的存内计算加速。该芯片创新性地在同一芯片中融合了模拟存算一体（ACIM）与数字存算一体（DCIM）双计算核心，能够同时高效支持INT8与FP16等多种计算精度，满足具身智能系统中“低精度感知模型常开、高精度决策模型事件驱动唤醒”的应用需求。针对相变存储器在存储密度和编程时间上的要求，团队在芯片中引入了全模拟自适应写校验电路，实现快速且高精度的电导编程；同时，面对PCM器件物理机制引起的电导漂移现象，团队通过软硬件协同的自适应漂移补偿机制，基于应用感知的梯度优化方法动态调节读出电压，有效抑制电导漂移对矩阵向量乘计算精度的影响。实验结果表明，该漂移补偿方案可将计算误差降低13.1倍。在系统层面，该芯片在FP16计算模式下实现了0.821 TFLOPS/W的能效，在INT8计算模式下实现了67.97 TOPS/W的能效。在典型的具身智能机器人抓取任务验证中，该系统在保持高感知准确率和动作成功率的同时，实现了快速事件响应与低功耗运行，展示了其在具身智能与边缘智能应用中的显著优势。该工作以“A 40nm Mixed-Precision PCM Chip with Fused Analog/Digital Compute-in-Memory and Adaptive Drift Compensation for Embodied AI Applications”为题发表，博士生潘泽伦和博士后闫龙皞为共同第一作者，陶耀宇副研究员、宋志棠研究员和杨玉超教授为通讯作者。
（四）新型光感知器件及其应用
1、铁电-光电协同增强的高密钥空间原位光电加密器件
图像数据作为智能感知系统的核心信息载体，其隐私安全正面临日益严峻的挑战。传统电学加密采用“感知—处理”分离的架构，原始图像在传输过程中存在数据暴露风险；而光学加密虽可实现原位操作，却受限于硬件固化、密钥难以动态重构。现有原位加密方案普遍存在密钥空间有限、感知维度单一、缺乏非易失可编程能力等瓶颈，难以兼顾高安全性、高保真度与边缘端部署需求。针对上述问题，北京大学集成电路学院贺明研究员团队提出了一种基于铁电—光电融合机制的光电传感器内原位加密新方法，成功研制出集光电传感、识别与加密于一体的高密钥空间图像传感器件。团队设计构建铁电耦合增强α-In₂Se₃/Bi₂O₂Se异质结，实现了显著扩展的非易失记忆窗口；同时，利用铁电半导体薄膜本征晶体各向异性，在单一像素器件内协同实现了光学（偏振维度）与电学（铁电编程态）双密钥加密。在此基础上，团队进一步构建了以栅压编程和偏振光输入为双重密钥机制的高密钥空间原位图像加密系统，支持高达N¹²⁸（N为像素数）的可重构密钥空间，密文与原文的相关系数低至1%，解密图像的字符分类准确率较传统光电二极管方案（76%）提升至94%，从物理层面避免了图像数据在传输过程中的暴露风险，在实现超高安全性的同时，保障了信息的高保真恢复。该工作以“Synergistic Ferroelectric-Photoelectric Multiple Polarization Encryptions with N¹²⁸ Key Spaces in-situ α-In₂Se₃/Bi₂O₂Se Heterostructure Phototransistors”为题发表，博士生郭欣蕊为论文第一作者，贺明研究员、北京航空航天大学曾琅教授和北京工业大学常鹏鹰教授为通讯作者。
2、基于光电IGZO TFT实现原位光感知概率计算
概率计算（Probabilistic Computing）作为介于传统计算与量子计算之间的新兴计算范式，在处理机器学习和优化问题上展现出显著优势。然而，现有的概率计算架构通常需要独立的传感硬件和计算硬件来执行视觉识别等任务，这种分离式设计在计算速度、能效以及电路面积方面存在巨大的优化空间。针对上述挑战，北京大学集成电路学院刘飞研究员团队首次提出并实验验证了一种基于光电氧化铟镓锌薄膜晶体管（OE-IGZO TFTs）的原位光感知概率计算系统，实现了在单个概率比特（p-bit）单元内同时进行光信号感知、处理及概率计算。通过调控氧空位的分布与能级，使器件获得了高达3×107的光灵敏度；同时提出了一种自校准架构，有效解决了器件的漂移问题，确保了概率分布的稳定性，实现>1000s稳定运行。此外，还设计了光概率分布采样增强（OPDSA）技术，进一步提升了系统性能。电路模拟结果显示，该4096位概率计算系统在Fashion-MNIST数据集上实现了91.66%的图像识别准确率，并在图像重构与生成任务中表现优异，展示了其在端侧视觉智能应用中的巨大潜力。该工作以“Achieving in-situ Optical Perception Probabilistic Computing with Optoelectronic IGZO TFTs”为题发表，博士生夏晨皓、王浩旋、陈维灿为共同第一作者，刘飞研究员为通讯作者。
3、面向空间深度估计的8位存储与仿生多模态融合单片三维集成光电传感器
视觉主导的自动驾驶方案对图像传感器提出了极高要求，然而现有技术在空间深度估计方面仍面临显著挑战。针对此问题，吴燕庆教授研究团队提出了一种集传感、存储和逻辑于一体的三层混合异质单片三维集成平台，旨在实现芯片级的空间深度感知。该集成硬件由底层的12英寸平台硅基逻辑、中间层的氧化物半导体2T0C DRAM以及顶层的二维浮栅光电传感器组成。通过低热预算工艺依次堆叠各功能层并利用层间过孔垂直互连，该器件在CMOS后道工艺上实现了单片三维集成。底层硅基CMOS逻辑器件在完成整个集成工艺后保持性能不衰退；中间层氧化物半导体器件展现了超过8个月的长期时间稳定性，且能实现高性能存内乘累加运算；顶层二维传感器层实现了可区分的282级（8-bit）光电存储状态，并基于时序交错可塑性获得了43.8倍的超加性响应。该研究成功验证了视听协同处理在高度紧凑的硬件架构中实现高效空间深度估计的潜力。该工作以“A Monolithic 3D-Integrated (M3D) Photoelectric Sensor Featuring 8-bit Storage and Biomimetic Multi-modal Fusion for Spatial Depth Estimation”为题发表，博士生付天跃与熊雄助理研究员为共同第一作者，熊雄助理研究员与吴燕庆教授为通讯作者。
三、低维集成电路材料及器件
1、首次实现53纳米接触间距的高性能单层二硒化钨p型晶体管
二维过渡金属硫族化合物（TMDC）因其优异的静电控制能力和微缩潜力，被认为是后摩尔时代最具潜力的沟道材料体系之一。近年来，基于二硫化钼的n型晶体管已取得显著进展，但与其互补的高性能p型晶体管在尺寸微缩（Pitch Scaling）方面仍面临巨大挑战，特别是接触长度缩减导致的接触电阻急剧增加，成为制约二维CMOS逻辑技术发展的关键瓶颈。针对此问题，北京大学集成电路学院吴燕庆教授团队系统研究了高性能单层二硒化钨p型晶体管尺寸微缩。该工作首次展示了接触间距低至53纳米（接触长度20 纳米，沟道长度33纳米）的单层二硒化钨p-FET器件。在接触长度缩减至20纳米时，器件仍保持了良好的欧姆接触特性。其中，100纳米沟长器件在Vds=−1V下实现了高达1195 μA/μm的开态电流，开关比超过108；接触间距为53纳米的超微缩器件仍能提供567 μA/μm的高驱动电流。该成果各项指标均处于国际领先水平，填补了在超微缩尺寸下的高性能二维p型晶体管的空白，充分展示了单层二硒化钨在未来二维逻辑器件技术中的潜力。该工作以“First Demonstration of Monolayer WSe2 p-FETs with 53 nm Ultra-scaled Pitch (LC=20 nm, LCH=33 nm, W=100 nm) and Ion of 1195 μA/μm at Vds= -1 V”为题发表，博士生邱傲成为第一作者，熊雄助理研究员与吴燕庆教授为通讯作者。
2、首个高源漏对称性和高热稳定性的二维半导体垂直沟道晶体管
随着先进电子器件对高集成密度需求的提升，垂直沟道晶体管成为免疫平面栅节距（CGP）限制、面向三维集成架构的高密度集成电子器件的重要技术路径，但已有垂直沟道晶体管技术存在源漏输运不对称、热稳定性不足等诸多瓶颈。针对此问题，北京大学集成电路学院吴燕庆教授团队提出了一种二维半导体垂直沟道晶体管技术，旨在实现对称源漏输运的同时突破器件热稳定性。团队采用直接侧壁选区生长技术，以2纳米厚的三层二硒化钨为沟道，构建出自对准垂直结构，物理栅长低至20纳米。器件展现出卓越性能，开态电流超100μA/μm，开关电流比达107以上，源漏传输对称性极佳，且具备550 ℃高温工艺耐受性，在100 ℃下仍稳定工作，这得益于二硒化钨材料的单晶高稳定性与源漏电极钨材料的高熔点特性。该成果在驱动电流、热稳定性上显著优于已有的垂直沟道晶体管技术，为未来CFET逻辑技术和高密度DRAM存储技术提供了新方案，推动二维半导体在三维集成领域的规模化应用。该工作以“First Demonstration of 2D Semiconductor Vertical pFET with Symmetrical Source/Drain Transport of Ion>100 μA/μm with Extremely High thermal Stability up to 550 ℃ by Scalable Direct Channel Growth”为题发表，博士后王欣和熊雄助理研究员为共同第一作者，熊雄助理研究员与吴燕庆教授为通讯作者。
3、面向低功耗M3D集成的高性能 ITO/ZnO 氧化物晶体管
氧化物半导体晶体管因其低温制程和极低的关态电流，在集成电路领域，尤其是在单片三维（M3D）集成中引起了广泛关注。为了实现低功耗、高密度的集成应用，需要在不影响导通性能和关态电流的前提下降低氧化物半导体的工作电压，使其与前端硅基CMOS 相匹配。在氧化物器件中，晶体管的转移特性过渡区（VTR）显著大于硅基FET，因此减小VTR对于进一步降低其工作电压至关重要。针对上述问题，提出了一种基于溶液处理的补偿技术，结合后退火工艺（PDA），能够有效降低ITO/ZnO晶体管的VTR，达到氧化物晶体管的记录低值 80 mV，同时将迁移率提升至 150 cm²V⁻¹s⁻¹。TCAD 仿真和材料表征表明，该工艺钝化了带尾态缺陷并提供额外载流子，从而改善了器件性能。紧凑模型进一步验证了，降低晶体管 VTR 可将三级环振电路的动态功耗降低 38.7%，为低功耗、高密度 M3D 氧化物晶体管集成电路提供了一种有效策略。该工作以“BEOL-Compatible ITO/ZnO Transistors with Record-Small Transition Region Width of 80 mV and Ultra-High Mobility of 150 cm²V⁻¹s⁻¹”为题发表，博士生孙传林和硕士生易庭甄为共同第一作者，北京大学集成电路学院韩德栋研究员、蔡一茂教授与北京信息科技大学董俊辰副教授为通讯作者。
四、GaN功率器件
1、具有无损高压漏极击穿能力的增强型GaN HEMT晶体管
由于GaN功率器件独特的结构设计，其缺少雪崩击穿和无损击穿能力，这种能力对于渡过漏极高压信号震荡来说是至关重要的。围绕以上问题，北京大学集成电路学院魏进研究员团队提出了一种带有内建穿通击穿路径的GaN器件（PT-HEMT），利用穿通击穿机制替代场致硬击穿，赋予器件无损击穿能力，经过百次重复高压击穿测试，器件的静态和动态特性均无明显退化，显著增强器件高压可靠性。相关工作以“E-Mode p-GaN Gate Punch-Through HEMT with Robust Non-Destructive Drain Breakdown”为题发表，博士生余晶晶和杨俊杰为共同第一作者，魏进研究员和沈波教授为通讯作者。
2、解耦阈值电压与导通电阻的增强型p-GaN栅功率晶体管
多通道架构是大幅降低高压GaN功率器件导通电阻的有效途径，但该技术长期面临难以实现增强型（E-mode）工作的挑战。北京大学集成电路学院魏进研究员团队创新提出了“多通道耦合至单通道”（M2S-HEMT）器件架构，结合氟基等离子体处理技术解决了再生长界面的杂质污染难题，成功实现了阈值电压与导通电阻的解耦，研制出同尺寸器件中最优比导通电阻特性的增强型GaN功率晶体管。该工作以“Multi-to-Single Channel HEMT (M2S-HEMT): An E-Mode p-GaN Gate Power Transistor Decoupling Threshold Voltage and ON-Resistance”为题发表，博士生崔家玮、付星宇和本科生徐源旸为共同第一作者，魏进研究员、杨学林研究员与沈波教授为通讯作者。
以上论文的相关研究工作得到了国家基金委创新群体、国家重点研发计划、国家杰出青年基金、国家高层次人次特殊支持计划、国家自然科学基金、高等学校学科创新引智计划、北京高校卓越青年科学家计划等项目的资助，以及国家集成电路产教融合创新平台、微纳电子器件与集成技术全国重点实验室、微电子器件与电路教育部重点实验室、集成电路高精尖创新中心、集成电路科学与未来技术北京实验室、多模态异构存算一体人工智能芯片北京市重点实验室等基地平台的支持。
部分集成电路学院教师、学生汇报讲演工作
部分参会北大师生及校友合影
