2026年9月1日，中国数字EDA/IP龙头企业上海合见工业软件集团股份有限公司（简称“合见工软”）在由EDA2主办的2026 IDAS设计自动化产业峰会期间，隆重召开了“2026合见工软年度新产品发布会”，会上合见工软重磅发布多领域创新产品，包括：国产首个Agentic EDA智能体战略体系、国内首款三维芯片物理设计工具、国产先进工艺节点收敛工具等多款突破性EDA自研新品和成果，填补国产EDA在商用级3DIC物理设计及多款EDA智能体等方面的空白，为本土 EDA 产业实现跨越式发展筑牢坚实支撑。
坚守年度迭代的创新节奏，合见工软每一年都会推出具有变革意义的国产EDA产品，用不间断的产品革新印证自研实力，以恒久初心助力国内半导体产业稳步前行。截止目前，合见工软以六年近50款产品的创新速度，对标国际标杆水平的技术实力，产品获得国内众多芯片企业的广泛部署，核心产品的领先市场占有率，引领了中国EDA企业发展与生态建设的新态势。
此次发布的下一代EDA创新矩阵，合见工软聚焦两大前沿领域：第一，Agentic EDA智能体战略体系，将产品全部纳入智能体战略，并发布了多个智能体，覆盖数字验证全流程、DFT、PCB系统级工具；第二，原生重构三维物理设计工具，将数字后端设计演进至针对单元级3D设计的全新阶段，专为国产先进工艺节点，为释放逻辑折叠技术潜力提供关键工具支撑。两大核心领域同步实现架构级创新迭代，打破了传统 EDA 工具层层堆砌、补丁扩展的固有模式，走出了全新的技术突破路径，是国产EDA技术创新的重大进展，具备与国际一线头部厂商同台竞技、代际对齐的核心实力。
在2026 IDAS峰会期间，工业和信息化部电子信息司副司长郭力力、上海市经济和信息化委员会副主任俞文杰、工业和信息化部电子信息司集成电路处处长朱邵歆等领导莅临合见工软展台参观指导，领导及专家一行重点关注国产数字 EDA 领域创新发展成效，详细听取企业在智算超节点 IP 与验证方案、数字验证智能体、面向逻辑折叠的三维设计技术等方向的关键技术突破，深入了解合见工软在国内高端芯片设计领域的落地实践成果，以及国产 EDA 产业生态协同建设推进情况。
本届 IDAS 设计自动化产业峰会上同步揭晓了第三届“中国芯”EDA专项奖获奖名单，合见工软国产自研下一代全功能高性能数字仿真器UniVista Simulator Plus (UVS+)斩获第三届“中国芯”EDA专项金口碑产品奖。金口碑产品奖立足于市场应用成效与用户真实评价，既是产业界对产品落地表现与市场口碑的高度肯定，也充分印证UVS+产品在大量芯片项目实战中收获的广泛用户信赖，彰显公司产品经过市场淬炼的综合实力与以客户价值为导向的迭代能力。
依托长期持续的自研迭代与全链条产品布局，合见工软构筑起国内独有的EDA+IP完整服务能力，实现了数字设计、可测性设计、先进工艺后端设计及高速互联IP和系统级EDA的全域覆盖。这一完备的产业布局，弥补了本土EDA产业碎片化短板，为国内芯片设计产业提供了一体化国产化解决方案，持续推动国内半导体设计自动化产业的自主化、高端化升级。
此次合见工软发布的创新产品包括：
- Agentic EDA智能体战略体系：
o 国内首款专用于数字芯片验证全流程的 EDA 智能体套件UniVista Verification GOAT
o AI赋能的MBIST全流程平台UniVista Tespert AIMBIST
o AI原生电子系统设计平台UniVista Archer AI+
- 国内首款三维芯片物理设计工具UniVista 3DIC Designer
- 国产先进工艺节点收敛工具 UniVista NodeClosure
合见工软Agentic EDA智能体战略
四大专用智能体引擎，覆盖数字验证全流程EDA
合见工软正式发布Agentic EDA智能体战略核心产品——国内首款专用于数字芯片验证全流程的 EDA 智能体套件UniVista Verification Goal-Oriented Agentic Toolkit (UniVista Verification GOAT)，首次发布包括四大专家级数字验证EDA Agent，包括软件仿真、验证调试、回归测试管理、硬件仿真与 FPGA 原型验证智能体。
UniVista Verification GOAT 采用目标驱动的专业 Agent 体系架构，把 AI 能力转化为可验收的验证工程成果，有效提升芯片验证调试效率。该智能体套件深度结合了合见工软数字验证全流程EDA工具，以“自主可控EDA+专用Agent”的紧密协同，将合见工软验证工具的专业能力、运行状态与工程上下文组织与Agent结合成为可交付的专业智能体EDA服务。
有别于泛化的全流程通用智能体，UniVista Verification GOAT不替代工程师的最终研判。工程师或用户自有流程先定义任务目标、权限范围与验收准则，Agent 完成分析与执行，EDA 工具输出真实工程反馈，最后由工程师基于可回溯的完整证据链完成关键决策。
合见工软CTO贺培鑫表示：“生成式 AI 正快速重塑芯片设计的生产范式，但AI赋能EDA的核心价值，并非依靠模型直接宣告任务完成，而是构建起验证目标、专家工程方法论、工具真实运行反馈与可回溯证据链的完整业务闭环。专为数字验证打造的UniVista Verification GOAT 智能体体系，构建起边界可控的专业 Agent 技术体系，结合合见工软领先的EDA工具，确立‘AI 探索最优方案、EDA 严谨验证落地、工程师统筹决策把关’的协同范式，形成互为增益的协同体系，赋能复杂芯片验证效能跃升，为国产芯片产业突破复杂开发瓶颈、实现效能跨越式提升筑牢技术底座。”
合见工软数字验证全流程EDA工具自面世以来，已经过百万量级客户项目用例打磨淬炼和持续迭代优化，并得到了国内头部客户的认可，积累了丰富的行业经验。依托 UVS、UVD、VPS、及UVHS/UVHS-2/UVHP等成熟的产品能力，合见工软数字芯片验证专用的 EDA 智能体体系的深度结合将传统EDA产品能力进一步延伸到面向工程任务的智能协同。
AI赋能的MBIST全流程平台UniVista Tespert AIMBIST
合见工软推出AI赋能的MBIST全流程平台UniVista Tespert AIMBIST，覆盖设计规划、IP 插入、测试诊断、量产良率分析全链路。AI智能分组规避布线拥堵，轻量化分级架构实现 30%+ 面积缩减，打破IP绑定兼容多厂商测试数据精准定位故障，AI晶圆级分析识别良率瓶颈；模块可灵活解耦对接第三方工具，大幅降低流程切换成本，为客户带来更高测试效率、更低芯片成本、更优量产良率。
PCB板级智能体软件UniVista Archer AI+
合见工软推出AI原生电子系统设计平台UniVista Archer AI+，完成UniVista Archer系列产品AI能力迭代。核心升级UniVista Archer Schematic AI+，依托原生AI+EDA架构直连大语言模型，支持自然语言驱动复杂原理图设计操作，支持企业自定义AI Skill与专属设计规范；集成UniVista EDMPro AI+，提供AI Agent全流程协同能力，覆盖硬件研发多个关键环节。UniVista Archer Schematic AI+ 全链路智能方案基于国产自研EDA工具原生打造，摆脱外挂式AI的短板，聚焦原理图设计场景释放AI价值，赋能硬件企业研发提效，打造中国电子产业AI新动力。
国产首款原生三维先进工艺芯片物理设计工具
合见工软正式发布国内首款三维芯片物理设计工具UniVista 3DIC Designer，专为国产先进工艺节点打造，不仅可全面适配逻辑折叠与韬定律技术路线，并凭借底层自研真三维布局算法，打开全新的性能和密度提升空间。该工具的推出一举打破了国内商用级3DIC物理设计工具空白，为AI等算力芯片提供自主可控的三维设计底座。
UniVista 3DIC Designer是创新的3D全流程设计平台，其聚焦电路逻辑空间折叠实现，彻底打破了传统2D芯片设计在性能、功耗、面积上的物理限制，聚焦于2-die/3-die逻辑折叠、多裸片异构堆叠等前沿架构。平台融合业界顶尖的自动化智能分区、跨Die多目标优化驱动，物理场感知放置、CPU/GPU异构并行加速技术，帮助设计团队在超短周期内实现时序（Performance）、功耗（Power）、面积（Area）、热分布（Thermal）的全局平衡，完成从RTL/网表输入到相应最优3DIC架构的无缝闭环交付，大幅缩短先进封装与三维芯片的上市周期。
摩尔定律逐步走到物理与成本的双重边界，同时，由于海外先进工艺受限，国内难以采用国际先进制造工艺，亟需一条跳出制程依赖的新技术路线。基于原生三维重构的技术底座，以逻辑折叠为代表的原生3D集成方案成为破局关键。
当前主流的3D封装EDA解决方案均为针对2.5D的传统平面工具扩展而来，仅能完成粗粒度芯粒分层堆叠，主要面向芯粒、中介层、硅桥、HBM 集成，面向逻辑折叠所需要的单元级原生3D全局协同工具仍处于早期原型阶段。合见工软此次推出的UniVista 3DIC Designer，是国内首款自主知识产权的基于原生三维重构的创新EDA工具，引领国内 EDA 迈入单元级原生3D设计的全新阶段，为释放逻辑折叠技术潜力提供关键工具支撑。
UniVista 3DIC Designer的底层架构专为逻辑折叠、混合键合（Hybrid Bonding）场景重构，能有效应对十亿门级大算力芯片三维设计多重技术挑战。它打破了传统3D分层割裂的设计范式，依托原生真三维布局架构与GPU并行加速技术，解决超大容量网表处理卡顿、跨裸片时序/布线/热密度多维度无法同步收敛、垂直HBV互连约束难以平衡、多层堆叠易出现局部热点、上下裸片面积失衡、总线长过高拖累PPA指标等工程难题。真正让依托成熟产线的逻辑折叠技术规模化落地，填补了国产高端算力芯片开发缺少自主可控三维物理设计底座的技术空白。
合见工软CTO贺培鑫表示：“后摩尔时代，芯片性能提升的重心，正在从晶体管几何缩微，转向以缩短信号时延为目标的架构创新。逻辑折叠与韬定律代表了一条不依赖先进制程的重要技术路线，但想要释放这套理论的全部价值，必须从底层革新，重构真三维设计底座。UniVista 3DIC Designer正是基于这一核心打造，突破传统粗粒度芯粒堆叠的局限，实现单元级跨裸片全局协同优化。我们希望依托这套自主工具，充分支撑起国产大算力芯片在PPA、设计规模、热稳定性上实现突破，摆脱传统芯片几何缩微的技术瓶颈，在更高维度实现国产EDA的范式跃迁。”
全新数字后端工具UniVista NodeClosure，赋能国产先进工艺芯片量产
合见工软发布国产先进工艺节点收敛工具 UniVista NodeClosure，该产品补齐国产数字EDA后端 ECO（工程指令变更，Engineering Change Order）核心能力，面向先进工艺设计提供一站式敏捷设计收敛平台。产品围绕人工智能、HPC 等高性能芯片的严苛需求，采用物理感知增量优化架构，打破传统工具瓶颈、大幅减少迭代次数，既能帮助设计团队在紧凑周期内完成高质量设计收敛，还可深度赋能国产晶圆厂，高效落地各类定制化设计规则，显著提升芯片量产良率。
ECO是数字芯片后端物理设计的核心环节，也是流片交付必不可少的工具。在布局布线完成、时序与版图基本收敛、临近流片时，它无需重启综合、布局布线完整流程，采用局部微创方式修复时序违例、逻辑缺陷、物理规则问题，以短周期、低改动风险完成芯片收尾优化，避免全流程返工造成时间与成本损失，保障版图达到流片要求。
在 AI、RISC-V、HPC 等大规模复杂芯片推动下，芯片设计面临门级规模庞大、需求迭代快、Chiplet 异构应用、流片成本高昂等挑战：上亿门设计重跑布局布线耗时久；算法、算子、指令集频繁迭代，后期暴露的各类问题难以回退 RTL 重做；多芯粒互联带来的时序、信号完整性问题需要分层 ECO 处理；先进工艺全掩膜重流片成本高达千万元级别，周期长达数月。因此 ECO 早已不只是后端补漏工具，更是复杂大芯片实现成功流片、管控成本、保障上市节奏的关键手段。
合见工软CTO贺培鑫表示：“近年来，中国先进芯片制造工艺实现了跨越式成长，演进出独有的工艺规则与专属约束。在此背景下，海外传统P&R工具在面对国产新型先进工艺时，逐渐暴露出规则覆盖不全、生态更新滞后等痛点。UniVista NodeClosure正是为此而生的破局之作。作为连接设计端与制造端的关键桥梁，它精准聚焦国产先进工艺专属的DRC约束，提供卓越的自动修复能力，彻底打通了设计公司使用海外主流后端流程与国产先进晶圆厂工艺规则之间的断层。NodeClosure不仅帮助设计公司在不改变现有海外工具链的前提下，平滑、无缝地迁移至国产先进工艺，更凭借独特的‘时序+DRC协同修复’技术与高速的运行性能，大幅压缩ECO迭代轮次，显著提升整体生产力。这是一款技术壁垒高、切换门槛低、直击行业痛点的工具，在当前半导体产业环境下，具备极高的国产化替代价值与产业链协同战略意义。”
