背景介绍
近年来，随着半导体工艺演进，工艺节点不断缩小，电路复杂度持续上升，频率越来越高，传统的Scan测试方法已经难以满足对速率、覆盖率、功耗和测试时间等多个维度的要求。
因此，一种新兴的高速Scan测试方案应运而生. 其突破了传统Scan测试的种种瓶颈。
从待测芯片的角度来看
传统Scan方式在如今存在以下问题:
1. 低带宽：
传统Scan IO受限于物理层限制，一般速率在100~200Mbps级别，信号完整性在更高速率下难以保证。
并且由于scan chain的长度和不同core之间的效率优化很依赖于顶层设计，导致Scan测试优化相当困难；并且由于顶层mux必须在设计时就确定，scan路由基本确定或只有固定少数选择，导致多核芯片Scan方式不够灵活
2. 巨量的测试资源耗费：
传统Scan模式往往需要较多的测试通道从而满足低带宽下容纳庞大数据吞吐量的测试需求，这无疑增加了测试及封装成本，并且不利于更高同测数的方案达成
高速Scan (High Speed Scan)，或称为 Scan-over-HSIO，则具有以下特点：
1. 高带宽：
利用诸如PCIe、LVDS、MIPI等高速接口的高带宽特性，数据传输速率达到Gbps量级，从而实现只需要少量测试通道即可等效于传统Scan的数据吞吐量的效果
2. 支持多路测试链路:
外部高速串行信号经过内部SerDes总线，多core/module直接挂载总线，不再依赖顶层mux路由设计，可灵活扩展为多个内部并行路径对多核、多模块进行并发访问测试。
3. 支持异步传输:
适配不同时钟域，适用于多Die封装的时钟异构SoC系统。
4. 极少量的测试资源:
HSIO往往是串行总线，只需要极少量的物理channel即可对SoC进行访问，有效降低测试成本，并且为更高同测方案的设计带来可能性
对于先进封装形式
· 2.5D封装中，多个Die通过中介层(Interposer)进行水平互联
· 3D封装中，Die与Die之间通过硅通孔(TSV)进行垂直互联
以上两种封装之后，一些Die(Slave Die)的I/O将不再直接引出，访问路径受限(或称为封装屏蔽)。从而导致了ATE/传统ScanIO无法直接访问这些Die进行测试。
综合以上原因，高速Scan成为了这些产品的唯一可行的测试方案。
高速Scan测试方案介绍
以基于IEEE1149.10框架的高速Scan方案为例，此图展示了高速Scan的主要结构
其中与ATE链接的物理层主要包括：
1. HSIO
通常是差分信号对，由若干发送端(TX)，接收端(RX)组成，用于传输编码成串行数据包结构的Scan信息
2. JTAG
常规GPIO，用于对实现高速Scan的必要内部电路PEDDA进行配置
内部的主要电路结构包括:
1. PEDDA (Packet Encoding/Decoding Distribution Architecture)
用于对外部的串行数据流进行解码，产生并行的Scan信号传输到Scan链路对模块/核心进行Scan测试
2. SCAN Chain
实际的scan电路，与传统Scan一致
由此图可以看出，实现高速Scan所需的数字通道资源是很少的，通常在几十根的量级以内，相较传统Scan所需的几百根量级，硬件资源的消耗大大降低。
此图展示了IEEE1149.10的数据包结构，由以下部分组成:
1. SOP (Start of Packet):
数据包的开始码
2. CMD+Config:
数据包的控制字
3. Payload:
Scan信息实际存储的位置
4. CRC32:
校验码，用于对高速数据完整性进行检查
5. EOP(End of Packet):
数据包的结束码
通常在固定的配置下，Scan向量的内容是确定的，但时序不确定，需要ATE具备对齐UI和协议帧头的能力
此外，该数据包结构中的Payload, 承载了实际的Scan数据. 由于传统Scan传输的并行数据在高速Scan上被编码成了串行数据，虽然从硬件层面减少了所需的物理通道，但一方面这导致了原本被并行通道分摊的大量数据往少数几根通道集中，另一方面，由于数据是串行结构，使得传统Scan上的失效诊断以及分级筛选策略在高速Scan上需要重新部署，且在提取和分析效率上不能有所妥协，对测试机的性能提出了挑战。
从以上介绍可以看出，高速Scan对于ATE测试产生了以下要求:
· 如何满足Gbps的高速率传输
· 如何满足数据流协议
· 如何存储超大Scan向量
· 如何对超大的串行数据进行即时处理
如何突破这些挑战？V93K EXA Scale平台的核心解决方案即将在下篇揭晓。
