9 月 10 日，由 Design & Reuse 主办、上海 EDA/IP 创新中心联合主办的 IP-SoC China 2026 在上海浦东举行。奎芯科技产品市场总监李菁受邀在「AI Chip Architecture」专场作报告，展示了公司在高速接口IP和Chiplet产品开发应用上的最新进展和探索。
IP-SoC China 是 Design & Reuse 在亚太举办的年度 IP 专题会议，邀请了国内外众多领先的IP及EDA厂商围绕技术创新、生态共建等议题展开讨论，挖掘发展机遇。
AI：从算力竞争转向互联竞争
报告开篇提出，大模型的发展已经从「算力竞争」进入「互联竞争」。内存带宽与容量需求激增之后，传统 IO 难以满足 Chiplet 时代的互联需求，瓶颈从单颗芯片的算力，转移到了系统的数据供给能力。
由此产生的互联需求分为两个方向，二者解决的不是同一个问题：Scale-up 关注提升单节点的性能与集成度，依赖 D2D（UCIe）与 C2C 等封装内与芯片间互联；Scale-out 关注增加节点数量实现弹性扩展，依赖高速 SerDes、可插拔光模块与 CXL。低延迟与低功耗直接决定 AI 应用的可用性与成本效益——这也是 D2D 互联近两年从「可选项」变成「架构前提」的重要原因。
奎芯科技D2D与Chiplet产品进展
李菁首先分享了奎芯UCIe 接口 IP 的硅上实测数据。 奎芯UCIe 方案目前提供 Controller 与 PHY 的完整国产化交付，支持国产标准基板封装，覆盖 2D/2.5D 封装形态与 2 至 25mm 的互连距离。报告分享了两代测试芯片的实测结果：16 Gbps 在 25mm 距离下连续测试 7 天误码率为 0；32 Gbps 在同等距离下眼宽 23.4ps（0.748 UI），连续 72 小时误码率为 0，并通过 25℃ → -40℃ → 85℃ → 25℃ 的温度循环。功耗低于 1.0 pJ/bit，链路训练由硬件完成，D2D link 建立时间在毫秒级。
此外，奎芯也实现了同一套 IP 同时支持 D2D 与 C2C，客户无需为 Die 间与芯片间互联各准备一套 IP。该能力已在某企业级 SSD 主控的容量扩展方案中落地——企业级主控 SoC 通过 UCIe 连接消费级 SoC，实现 NAND 通道的灵活配置，方案已完成客户流片并量产出货，两种模式均经生产验证。
在接口IP能力完善后，奎芯科技不断加强Chiplet业务产品化、商业化进展。基于UCIe 的 IO Die 把HBM从主SoC解耦，单颗IO Die带宽匹配一颗 HBM3(819GB/s)——先进节点的面积与产能因此节省出来留给计算逻辑；定制化3D Memory则以定制 Base Die + 3D 堆叠存储 + UCIe 出口的形态,在标准 HBM 之外提供另一条供给路径——当 HBM 的供给、价格或用量成为项目的主要约束时,这条路给出的是替换的可能性。
论坛之外,奎芯科技在本届 IP-SoC China 的展区设立展台,展示了UCIe、LPDDR等IP 测试芯片实物以及IO Die 方案板，吸引了大量与会者驻足交流。
从论坛到展台，奎芯科技在本届D&R主办的IP-SoC China 上传递的是同一个判断:AI 芯片的下一程，瓶颈不在单颗芯片的算力,而在系统的数据供给能力。报告结尾，奎芯也强调将继续投入三大方向——IP 侧继续深耕高速互联，Chiplet 侧打造可复用、可扩展的模块化产品，系统侧打造开放可定制的平台能力。正如报告最后一页所写:AI 时代的互联革命,正在由我们共同推动。
