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【芯历史】XXnm制程命名法:一场营销游戏

来源:爱集微

#芯历史#

07-31 08:26

芯历史──纵览国内外半导体产业发展历程,挖掘行业奇闻趣事,以古鉴今,探寻产业未来发展之道。

集微网报道,7月27日,英特尔CEO帕特·基辛格在以“英特尔加速创新”为主题的全球线上发布会上宣布使用新的制程节点命名规则:从10nm以下,XXnm的叫法被摒弃,取而代之的是Intel 7、Intel 4、Intel 3、Intel 20A、Intel 18A。这则消息随后引起了业界的轩然大波,纷纷吐槽“改名字是提升制程工艺的最好方法”,毕竟英特尔“挤牙膏”的称号由来已久。

那么被英特尔摒弃的XXnm制程命名法又从何而来?

前世今生

从技术的角度来看,用来衡量晶体管集成密度的度量标准被称为金属半节距(metal half-pitch)和栅极长度(gate length),其中栅极的长短影响着开关器件的速度,从而决定了晶体管的性能。在20世纪90年代中期之前,逻辑技术节点等同其制造的晶体管的栅极长度,这样命名的好处在于大众从制程名称便可清楚工艺水平如何,便成了业内约定俗成的命名方式,不过最后一次以栅极长度命名是1997年。

按照摩尔定律的说法,集成电路上可容纳晶体管的数量大约每隔18-24个月便会增加一倍。换言之,伴随着制程工艺的进步,芯片每单位能容纳的晶体管数量会越来越多,资料显示每一代芯片的栅极长度和金属半节距通常会缩小30%,使得晶体管密度增加一倍,面积减半。

直到20世纪90年代中期,栅极长度和金属半节距的数据发展开始不一致。为了继续推动芯片性能的提升,芯片制造商选择缩小了栅极长度,例如使用130nm节点制程制造的晶体管,栅极实际上是70nm。

随着芯片制程的不断推进,所需要的研发时程也随之加长,而为了宣传和推广,如今晶圆代工厂所谓的“XXnm”工艺只是一个数字,实际上并不存在现实意义。

半导体技术专家黄汉森(时任台积电研发负责人)在两年前的Hotchips大会上就表示:“摩尔定律未来还会继续有效,但描述工艺制程节点的XXnm说法已经不科学了,因为它与晶体管栅极已经不是绝对相关的关系了,制程节点已经变成了一种营销游戏。”

新度量方法

21世纪初,工程师们开始探索让芯片不断改进的方法,试图在不让栅极长度变得更短的情况下提升芯片的速度和效率,于是应变硅(strained silicon)、FinFET等创新技术应运而生。2011年,英特尔22nm工艺节点的研发便是很好的例子,该节点采用了FinFET工艺技术,使芯片栅极长度为26nm、半节距为40nm、鳍片为8nm。

与此同时,行业越来越认识到基于纳米的传统制程节点命名方法早已失效,芯片行业需要寻找一个新的衡量标准。最出名的当属“GMT命名法”和“LMC度量法”。

其中,“GMT命名法”由IEEE终身研究员提出,该方法采用两种方法来表示制造逻辑晶体管所需面积的实际限制。其一是接触栅间距,即两个晶体管栅极之间的最小距离;其二是金属间距,主要测量两个水平互连之间的最小距离。两个值的乘积估计了晶体管的最小可能面积。去年4月,IEEE国际设备和系统路线图(IRDS)主席Gargini提出,建议芯片行业采用接触式栅极节距(G)、金属节距(M)、层数(T)这三项指标来“回归现实”。

不过这种方法的局限在于其栅极间距和金属间距值将在未来十年内继续缩小。但它们的发展速度会越来越慢,按照目前进展,大约需要10年后才可达到终点。届时,金属间距将接近极紫外光刻(EUV)能解决的极限。

“LMC度量法”由胡正明、刘子在和Jeffrey Bokor组成的非正式小组在美国加州大学伯克利分校研讨而来,此法通过表述逻辑密度(DL)、主存储器密度(DM)以及连接它们的互连密度(DC)来获取技术的价值。

不过业内人士认为上述两种方法都离芯片代工厂和存储芯片制造商客户的需求相去甚远,另外有人表示目前芯片行业还不需要新的度量标准,因为目前只有台积电、三星等少数几家公司在进行先进制程领域的研发。

总结:目前的工艺节点名称虽已不具备数据上的指导意义,大众也很难通过名称了解其真实的芯片制造工艺水平。不过回归到每家公司的发展体系中,的确又能看到制程迭代的进步。未来随着工艺制程的进步,不知传统的“XXnm制程命名法”是否会被颠覆?

(校对/木棉)

责编: 木棉

holly

作者

微信:zhaoyueyue117288

邮箱:zhaoyue@lunion.com.cn

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关注存储、CIS、电源管理IC、驱动IC、专利诉讼等领域。微信号:zhaoyueyue117288

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